{"id":390670,"date":"2024-12-12T10:57:24","date_gmt":"2024-12-12T10:57:24","guid":{"rendered":"https:\/\/www.ninjaone.com\/?post_type=content_hub&p=390670"},"modified":"2025-04-09T13:21:53","modified_gmt":"2025-04-09T13:21:53","slug":"cose-risc-v","status":"publish","type":"content_hub","link":"https:\/\/www.ninjaone.com\/it\/it-hub\/gestione-dei-servizi-it\/cose-risc-v\/","title":{"rendered":"Che cos’\u00e8 RISC-V?"},"content":{"rendered":"

RISC-V<\/strong>\u00a0(pronunciato “risk-five”) \u00e8 un’architettura del set di istruzioni (instruction set architecture, ISA) open-source utilizzata per sviluppare processori personalizzati destinati a varie applicazioni finali. Originariamente \u00e8 stata creata come alternativa alle architetture proprietarie, come quelle offerte da Intel e\u00a0ARM<\/a>. Grazie alla sua apertura e ai suoi meriti tecnici, negli ultimi anni \u00e8 diventato sempre pi\u00f9 popolare.<\/p>\n

In questa guida IT, riassumeremo i suoi punti salienti, inclusi i dettagli sul suo potenziale utilizzo per la gestione degli endpoint IoT.<\/p>\n\n

Che cos’\u00e8 RISC-V?<\/h2>\n

RISC-V sta per Reduced Instruction Set Computing, e la “V” rappresenta la quinta iterazione dell’architettura RISC. \u00c8 stato originariamente proposto e sviluppato negli anni ’80 presso l’Universit\u00e0 della California, Berkeley, e l’Universit\u00e0 di Stanford. L’obiettivo era quello di risolvere le complessit\u00e0 e le inefficienze percepite del CISC, o “Complex Instruction Set Computer”.<\/p>\n

CISC si affidava troppo pesantemente a set di istruzioni complessi per implementare pi\u00f9 operazioni simultaneamente. Gli esperti informatici hanno notato che i compilatori CISC utilizzavano inevitabilmente un piccolo sottoinsieme di questi complessi set di istruzioni. Questo, tra l’altro, ha portato i ricercatori a interrogarsi sulla necessit\u00e0 di un set di istruzioni pi\u00f9 ampio, incentrato sulla semplicit\u00e0, per migliorare\u00a0l’efficienza operativa<\/a>.<\/p>\n

La differenza tra RISC e CISC<\/h3>\n

Il RISC \u00e8 stato progettato per risolvere le carenze del CISC, pur rimanendo open-source. In generale, le CPU CISC hanno pochi registrar e istruzioni estese, la maggior parte delle quali ha accesso alla memoria. Al contrario, le CPU RISC dispongono di pi\u00f9 registrar ma solo di un set di istruzioni modesto, con un accesso alla memoria limitato a poche istruzioni di caricamento.<\/p>\n

Un fatto divertente: Il professore David Patterson dell’Universit\u00e0 della California, Berkeley, e il professore John Hennessy dell’Universit\u00e0 di Stanford hanno ricevuto il\u00a0<\/em>Premio ACM A.M. Turing<\/em><\/a>\u00a0soltanto nel 2017 per il loro lavoro sull’architettura RISC.\u00a0<\/em><\/p>\n\n\n\n\n\n\n\n
<\/td>\nCISC<\/b><\/td>\nRISC<\/b><\/td>\n<\/tr>\n
Istruzioni per ciclo<\/b><\/td>\nPi\u00f9 grande e di lunghezza variabile<\/span><\/td>\nPi\u00f9 piccolo con lunghezza fissa<\/span><\/td>\n<\/tr>\n
Complessit\u00e0 dell’istruzione<\/b><\/td>\nComplesso e versatile<\/span><\/td>\nSemplice e pi\u00f9 standard<\/span><\/td>\n<\/tr>\n
Esecuzione dell’istruzione<\/b><\/td>\nDiversi cicli<\/span><\/td>\nCiclo singolo<\/span><\/td>\n<\/tr>\n
Accesso e utilizzo della memoria<\/b><\/td>\nUtilizzo della memoria pi\u00f9 elevato<\/span><\/td>\nUso pi\u00f9 efficiente della memoria<\/span><\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

Come funziona RISC-V?<\/h2>\n

A differenza delle architetture proprietarie, RISC-V \u00e8 open-source, il che significa che chiunque pu\u00f2 implementarlo senza dover pagare la licenza (l’open source stesso \u00e8 la licenza<\/em>). La natura aperta di RISC-V \u00e8 probabilmente la sua caratteristica pi\u00f9 interessante e il motivo per cui oggi ha guadagnato cos\u00ec tanta popolarit\u00e0.<\/p>\n

Ma RISC-V presenta anche molti vantaggi. L’ISA definisce l’interfaccia tra il software e l’hardware e stabilisce come un processore esegue le istruzioni. Come accennato in precedenza, RISC-V enfatizza la semplicit\u00e0 e l’efficienza nell’esecuzione delle istruzioni, offrendo molteplici casi d’uso, dal mondo accademico a quello aerospaziale e governativo, fino alla gestione degli endpoint IoT.<\/p>\n

In qualit\u00e0 di quinta generazione di un’ISA specifica, RISC-V \u00e8 un’architettura evoluta che cerca di rendere l’uso molto pi\u00f9 facile e semplice. Rispetto alle tradizionali ISA incrementali, \u00e8 stato progettato per essere un’ISA modulare. Ci\u00f2 significa che l’implementazione di RISC-V comprende un’ISA di base obbligatoria e diverse estensioni ISA, che consentono di personalizzare le CPU in base alle esigenze dell’applicazione.<\/p>\n

RISC-V \u00e8 gestito dall’associazione\u00a0RISC-V International<\/em><\/a>, un’organizzazione nonprofit che ne supervisiona lo sviluppo e l’evoluzione. Uno degli obiettivi principali \u00e8 quello di mantenere il design di RISC-V semplice, affidabile e disponibile per tutti, piuttosto che considerare l’ISA per scopi commerciali.<\/p>\n

L’importanza di RISC-V<\/h2>\n

RISC-V \u00e8 un’ISA molto popolare ed \u00e8 facile capire il motivo. La sua architettura aperta favorisce la collaborazione tra una vasta gamma di contributori e incoraggia lo sviluppo di processi personalizzati. Questo, a sua volta, promuove un ecosistema altamente modulare. RISC-V garantisce un’infinit\u00e0 di casi d’uso e applicazioni, dalla gestione di attivit\u00e0 informatiche complesse all’offerta di maggiore affidabilit\u00e0 e sicurezza per applicazioni avanzate e ad alto contenuto di dati. Questo rende RISC-V incredibilmente scalabile e flessibile.<\/p>\n

Inoltre, la mancanza di diritti di licenza ha implicazioni economiche significative. Le aziende di tutte le dimensioni possono implementare RISC-V senza essere gravate da costi di licenza. Questa accessibilit\u00e0 ha contribuito a democratizzare i progetti dei processori, consentendo e incoraggiando gli innovatori a contribuire ai progressi di RISC-V.<\/p>\n

Infine, RISC-V \u00e8 importante per le sue potenziali implicazioni per le tecnologie e le ISA future. RISC-V potrebbe fornire una base per la costruzione di processori accelerati, dato che cresce la domanda di architetture specializzate e specifiche per ogni settore.<\/p>\n

RISC-V e endpoint IoT<\/h3>\n

RISC-V \u00e8 un elemento dirompente nel mondo dell’architettura dei computer e offre acceleratori rivoluzionari per l’intelligenza artificiale, l’apprendimento automatico e altre tecnologie emergenti. Una potenziale applicazione \u00e8 la\u00a0gestione efficiente dei dispositivi IoT<\/a>.<\/p>\n

Uno studio<\/a>\u00a0ha suggerito che un’architettura di core di elaborazione basata su RISC-V con estensioni DSP ha migliorato la velocit\u00e0 della gestione degli IoT del 37% per le applicazioni di uso generale. Questo dato \u00e8 aumentato di 2,3 volte con le estensioni vettoriali.<\/p>\n

Come si legge nel documento, “Le implementazioni multi-core presentano un numero significativamente inferiore di conflitti di memoria condivisa con le nuove estensioni ISA, consentendo a un’implementazione a quattro core di superare un’implementazione a singolo core di 3,9 volte, consumando per\u00f2 solo 2,4 volte pi\u00f9 potenza. Implementato in una tecnologia avanzata a 28 nm, si osserva un miglioramento dell’efficienza energetica di 5 volte quando si elabora vicino alla soglia a 0,46V, dove il cluster raggiunge 0,2 GOPS consumando solo 1 mW. Questo rende [RISC-V] interessante per un’ampia gamma di applicazioni IoT.<\/em><\/strong>”<\/p>\n

I vantaggi di RISC-V<\/h2>\n

RISC-V fornisce istruzioni semplificate per svolgere diversi compiti. Rispetto al CISC, consente ai professionisti IT di eseguire pi\u00f9 azioni senza sovraccaricare la memoria. Altri vantaggi includono:<\/p>\n